Análise de Viabilidade de um Acelerador PQC para Open RAN: Uma Prova de Conceito via Co-Design de Hardware/Software - Oliveira, Mariana C. R.; Souza, Leonardo B. F. (Anais da Escola Regional de Alto Desempenho da Região Nordeste (ERAD-NE); 2026: Anais da VII Escola Regional de Alto Desempenho da Região NordesteDO - 10.5753/erad-ne.2026.25019, 2026)
A evolução para redes 5G/6G Open RAN impõe latências estritas (< 250 µs), inviabilizando a adoção da criptografia pós-quântica (ML-KEM) devido ao alto tempo de processamento do SHA-3 em software (~1375 µs). Para preencher essa lacuna, este artigo propõe uma Prova de Conceito de aceleração via co-design hardware/software. O offloading da permutação Keccak para FPGA (Cyclone 10 LP) reduziu a latência lógica para 0,013 µs. Contudo, a aferição do ciclo híbrido via interface JTAG (390 µs) evidenciou um gargalo de transporte. Este diagnóstico empírico valida a arquitetura e direciona a adoção futura do barramento SPI para atender ao padrão O-RAN.