Sistema Gerador de Geradores de Código para Arquiteturas Superescalares - Bigonha, Mariza Andrade da Silva; Netto, José Lucas Mourão Rangel (Anais do International Symposium on Computer Architecture and High Performance Computing (SBAC-PAD); 1995: Anais do VII Simpósio Brasileiro de Arquitetura de Computadores e Processamento de Alto Desempenho, 1995)
Para obter um bom desempenho nas arquiteturas RISC, em particular, as arquiteturas superescalares, é necessário haver um bom relacionamento entre as tecnologias dos compiladores e as arquiteturas dos processadores. Baseado neste fato, arquiteturas recentes de computadores motivam pesquisas por técnicas de implementação de compiladores mais eficientes. Isto, contudo, acarreta maior complexidade dos compiladores porque estes novos computadores alcançam a eficiência, delegando aos compiladores a solução de problemas complexos de geração e otimização de código. Mostramos neste trabalho o projeto de um sistema gerador de geradores de código apropriado para arquiteturas superescalares. Mostramos também resultados de um estudo sobre vários problemas relacionados com a geração de código para estes processadores.