O Efeito da Latência no Desempenho da Arquitetura DTSVLIW - Almeida, Fernando Líbio L.; Souza, Alberto F. De; Freitas, Christian Daros de; Reis Jr., Neyval Costa (Anais do Simpósio em Sistemas Computacionais de Alto Desempenho (SSCAD); 2003: Anais do IV Workshop em Sistemas Computacionais de Alto DesempenhoDO - 10.5753/wscad.2003.19104, 2003)
Neste trabalho apresentamos resultados experimentais que mostram o forte impacto da latência das instruções e da hierarquia da memória no desempenho da arquitetura DTSVLIW. A latência das instruções reduz o desempenho DTSVLIW quando executando programas inteiros do SPEC2000 em 32.0% e, surpreendentemente, em apenas 6.2% no caso de programas de ponto flutuante, muito embora os últimos requeiram a execução de um número muito maior de instruções com altas latências. A latência da hierarquia de memória tem um forte impacto no desempenho da DTSVLIW para programas inteiros - redução de 22,1% - mas ainda maior para programas de ponto flutuante - redução de 85.5%. Estes resultados sugerem trabalhos futuros em técnicas para redução do impacto da latência no desempenho DTSVLIW.