Análise Comparativa de Síntese de Alto Nível para Algoritmos de Multiplicação de Matrizes em FPGA

• Henrique Gregory Gimenez USP
• Edson Toshimi Midorikawa USP

DOI: https://doi.org/10.5753/eradsp.2025.9566

Resumo

Este artigo apresenta uma análise comparativa de algoritmos de multiplicação de matrizes (MM), denominados padrão (baseline) e em blocos (blocked), utilizando síntese de alto nível (HLS). Foram avaliados os tempos de execução com a placa FPGA PYNQ-Z2. Também foi estudada a alocação de recursos da FPGA em ambos os algoritmos após a síntese. Os resultados mostram que o algoritmo blocked em FPGA apresenta desempenho superior às demais versões para matrizes grandes, ao passo que também consome mais recursos conforme o tamanho das matrizes de entrada aumenta.

Referências

Kastner, R., Matai, J., and Neuendorffer, S. (2018). Parallel Programming for FPGAs. ArXiv e-prints.

Leon-Vega, L. G. and Castro-Godinez, J. (2023). Generic accuracy configurable matrix multiplication-addition accelerator using hls. Proceedings - 53rd Annual IEEE/IFIP International Conference on Dependable Systems and Networks Workshops Volume, DSN-W 2023, pages 171–174.

Lu, J. and Chen, W. (2024). High-level-synthesis design flow on zynq. Disponível em: [link].

Meng, X., Zhuang, W., Qin, Z., Yu, L., and Hou, G. (2022). The design and implementation of complex float matrix multiplication operation based on high-level synthesis. Proceedings - 2022 International Conference on Computing, Robotics and System Sciences, ICRSS 2022, pages 40–44.

Skalicky, S., Wood, C., Lukowiak, M., and Ryan, M. (2013). High level synthesis: Where are we? a case study on matrix multiplication. 2013 International Conference on Reconfigurable Computing and FPGAs, ReConFig 2013.