Compactação Local de Código para um SPARC Superescalar

• Mario João Jr. UFRJ
• Júlio S. Aude UFRJ

DOI: https://doi.org/10.5753/sbac-pad.1995.19886

Resumo

O uso de arquiteturas superescalares em microprocessadores RISC vem se manifestando como uma clara tendência nos últimos anos para obtenção de maior desempenho. Este trabalho analisa alternativas de implementação de uma arquitetura SPARC VLIW. Através de experiências de simulação, é medido o efeito produzido pela compactação local de código utilizado é descrito em detalhe nas suas diversas fases: determinação dos blocos básicos, construção dos grafos de dependência direta, renomeação de registradores e compactação propriamente dita com o uso do algoritmo List Scheduling. Os resultados obtidos com o método de compactação de código proposto aplicado a programas do benchmark SPEC indicam que a existência de unidades funcionais trabalhando em paralelo e a duplicação da ALU podem produzir reduções no tempo de execução de código da ordem de 50%.

Referências

Aude, J. S., "Multiplus/Mulplix: An Integrated Enviroment for the Development of Parallel Applications", Procedings of the IEEE/USP International Workshop on High Performance Computing- WHPC'94, March 1994, pp. 245-255

Barbosa,. M. A. S. et al., "lmplementação de Mmicroprocessador RISC com arquitetura SPARC", Anais do V Simpósio Brasileiro de Concepção de Circuitos Integrados (SBCCI), outubro 1990, pp. 121-131

Catanzaro, B., "Multiprocessor System Achitectures", Sun Microsystems - Prentice-Hall, 1994

Landskov D., Davidson S., Shriver B., and Mallet P., "Local Microcode Compactation Techiniques", Computing Surveys, Vol. 12, No. 3, September 1980, pp. 261-294

Tomasulo R. M., "An Efficient Algorithm for Exploring Multiple Arithmetic Units", IBM Journal os Research and Delopment, January 1967, pp.339