Proposta e Implementação de um Acelerador Eficiente em HLS para Ray Tracing

• Adrianno Sampaio UERJ
• Alexandre Nery UnB
• Alexandre Sena UERJ

DOI: https://doi.org/10.5753/wscad.2020.14062

Resumo

As arquiteturas reconfiguráveis, como os chips FPGA, apresentam um alto potencial computacional a um baixo custo energético. Assim, o objetivo deste trabalho é propor e implementar um acelerador em síntese de alto nível (HLS) para execução eficiente do algoritmo de Ray-Tracing (i.e técnica de grande importância na área de renderização de imagens, especialmente por seus resultados fisicamente precisos, apesar do seu alto custo computacional) nas FPGAs. Para isso várias estratégias de otimizações são propostas e avaliadas. Os resultados mostram que a versão mais rápida conseguiu alcançar resultados 2 vezes mais rápidos do que a versão para o processador ARM. Mais importante, os resultados obtidos ficaram bem próximos de dois benchmarks de limite inferior propostos o que mostra a eficiência dos aceleradores.

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