Mecanismo de Otimização de Consumo de Energia e Desempenho baseado na Variação de Parâmetro da Memória Cache e do Processador NIOSII
Resumo
O consumo de energia de uma hierarquia de memória cache pode atingir cerca de 50% de um sistema microprocessado[1]. Este projeto propõe: (i) um fluxo para estimar consumo de energia e desempenho computacional usando uma sistema SOC baseado em FPGAs, e (ii) um mecanismo de exploração de arquitetura com base na variação dos parâmetros da memória cache, utilizando o microprocessador NIOSII. Resultados, baseados nos benchmarks Mibench e Xirisc demonstraram que, em média, com exploração de 10% do espaço de busca, uma redução do consumo de energia de 28% pode ser alcançada, além de um aumento de 7% no desempenho para as 5 aplicações avaliadas. Adicionalmente, observou-se que foram encontrados resultados ótimos em 60% dos casos analisados.
Referências
S. Segars, "Low Power Design Techniques for Microprocessors", ISSCC Tutorial note, Fevereiro 2001.
Gordon-Ross, Ann, Vahid, F., Dutt, Nikil, "Automatic Tuning of Two-Level Caches to Embedded Applications". DATE, pp.. 208-213; Fevereiro 2004.
George V. and Rabaey J. " Low-Energy FPGAs: Arehitecture and Design". MA; Kluwer, 2001.
Shang L., Kaviani A., Bathala K. "Dynamic Power consumption in the Virtex-II FPGA family". In Proceedings ACM International Symposium Field-Programmable GateArrays, pp. 157-164, 2002.
Siozios K., Soudris D., Thanailakis A. " Efficient Power Management Strategy of FPGAs Using a Novel Placement Technique". Very Large Scale lntegration, 2006 IAP Intemational Conference on, pp. 204-209. Outubro 2006.
Wineent T. "The Design, lmplementation and Evaluation of a MIPS IP-core for the Altera SOPC-Builder". Department of IMIT/LECS. Março 2005, pp.. 1-22.
Núcleo de processador Plasma CPU. Disponível em: http://www.opencores.org/projects.cgi/web/mips/overview. Acesso em 23 de junho de 2008.
PowerPlay Power Analyzer Tool, Handbook Quartus 11, SOPC Builder, NIOS 11 IDE, ModelSim-Altera. Disponível em: http://www.altera.com. Acesso em 18 de junho de 2008.
Guttaus, M. R.; Ringenberg, J.S.; Emst, D.; Austin, T.M.; Mudge, T.; Brown, R.B.; "Mibeneh: A free, commercially representative embedded benchmark suite". In IEEE 4th Annual Workshop on Workload Characterization, pp. l-12, Dezembro 2001.
Sufte de Benchmarks XiRisc. Disponível em: http://www.micro.deis.unibo.it/~campi/XiRisc/. Acesso em 10 de Agosto de 2005.
George V., Zhang H., Rabaey J. "The Design of a Low Energy FPGA" International Symposium on Low Power Electroncis and Design, pp. 188-193. Agosto 1999.
Silva-Filho A. G., Lima S. L. "Mecanismo para Redução do Consumo de Energia e Ganho de Desempenho Através do Ajuste da Configuração de Caches Usando o Processador NIOS II", WSCAD-CTIC 2007. Outubro 2007.
Ascia, G.; Catania, V.; Palesi, M.; "An Evolutionary Approach for Pareto-optimal Configurations in SOC Platforms", In Kluwer Aeademic Publishers, editor, SOC Design Methodologies, pp. 157-168. Vol. 218.2001.
Silva-Filho, A. G.; Bastos-Filho, C. J. A.; Lima, R. M. F.; Falção, D. M. A.; Cordeiro, F.R.; Lima, M.P. "An lnte lligent Mechanism to Explore a Two-Level Cache Hierarchy Considering Energy Consumption and Time Performance". pp. 174-184. SBAC-PAD 2007.
Zhang, C., Vahid, F., Cache configuration exploration on prototyping platforms. 14'h IEEE lntemational Workshop on Rapid System Prototyping (June 2003), vol 00, p. l64.
Ghosh A., Givargis T. "Cache Optimization For Embedded Processor Cores: An Analytical Approach". ICCAD'03, pp. 342-347. Novembro 2003.
Definição sobre o microprocessador NIOSII. Disponível em: http://www.altera.com/literature/litnio2.jsp. Acesso em 23 de junho de 2008.
Tennenhouse O. " Proactive Computing". Comunications of The ACM. Volume 43, número 5, pp. 43-50. Maio 2000.
A. G. Silva-Filho, F. R. Cordeiro, R. E. Sant ' Anna and M. E. Lima. "Heuristic for Two-Level Cache Hierarchy Exploration Considering Energy Consumption and Performance", PATMOS, pp. 75-83, 2006.
Ross A., Vahid F., Dutt N. "Fast Configurable-Cache Tuning with a Unified Second-Level Cache." IEEEIACM lnternational Symposium on Low Power Electronics and Design, pp.323-326. Agosto 2005.
Gordon-Ross, Ann, Vahid, F., Dutt, Nikil, "Automatic Tuning of Two-Level Caches to Embedded Applications". DATE, pp.. 208-213; Fevereiro 2004.
George V. and Rabaey J. " Low-Energy FPGAs: Arehitecture and Design". MA; Kluwer, 2001.
Shang L., Kaviani A., Bathala K. "Dynamic Power consumption in the Virtex-II FPGA family". In Proceedings ACM International Symposium Field-Programmable GateArrays, pp. 157-164, 2002.
Siozios K., Soudris D., Thanailakis A. " Efficient Power Management Strategy of FPGAs Using a Novel Placement Technique". Very Large Scale lntegration, 2006 IAP Intemational Conference on, pp. 204-209. Outubro 2006.
Wineent T. "The Design, lmplementation and Evaluation of a MIPS IP-core for the Altera SOPC-Builder". Department of IMIT/LECS. Março 2005, pp.. 1-22.
Núcleo de processador Plasma CPU. Disponível em: http://www.opencores.org/projects.cgi/web/mips/overview. Acesso em 23 de junho de 2008.
PowerPlay Power Analyzer Tool, Handbook Quartus 11, SOPC Builder, NIOS 11 IDE, ModelSim-Altera. Disponível em: http://www.altera.com. Acesso em 18 de junho de 2008.
Guttaus, M. R.; Ringenberg, J.S.; Emst, D.; Austin, T.M.; Mudge, T.; Brown, R.B.; "Mibeneh: A free, commercially representative embedded benchmark suite". In IEEE 4th Annual Workshop on Workload Characterization, pp. l-12, Dezembro 2001.
Sufte de Benchmarks XiRisc. Disponível em: http://www.micro.deis.unibo.it/~campi/XiRisc/. Acesso em 10 de Agosto de 2005.
George V., Zhang H., Rabaey J. "The Design of a Low Energy FPGA" International Symposium on Low Power Electroncis and Design, pp. 188-193. Agosto 1999.
Silva-Filho A. G., Lima S. L. "Mecanismo para Redução do Consumo de Energia e Ganho de Desempenho Através do Ajuste da Configuração de Caches Usando o Processador NIOS II", WSCAD-CTIC 2007. Outubro 2007.
Ascia, G.; Catania, V.; Palesi, M.; "An Evolutionary Approach for Pareto-optimal Configurations in SOC Platforms", In Kluwer Aeademic Publishers, editor, SOC Design Methodologies, pp. 157-168. Vol. 218.2001.
Silva-Filho, A. G.; Bastos-Filho, C. J. A.; Lima, R. M. F.; Falção, D. M. A.; Cordeiro, F.R.; Lima, M.P. "An lnte lligent Mechanism to Explore a Two-Level Cache Hierarchy Considering Energy Consumption and Time Performance". pp. 174-184. SBAC-PAD 2007.
Zhang, C., Vahid, F., Cache configuration exploration on prototyping platforms. 14'h IEEE lntemational Workshop on Rapid System Prototyping (June 2003), vol 00, p. l64.
Ghosh A., Givargis T. "Cache Optimization For Embedded Processor Cores: An Analytical Approach". ICCAD'03, pp. 342-347. Novembro 2003.
Definição sobre o microprocessador NIOSII. Disponível em: http://www.altera.com/literature/litnio2.jsp. Acesso em 23 de junho de 2008.
Tennenhouse O. " Proactive Computing". Comunications of The ACM. Volume 43, número 5, pp. 43-50. Maio 2000.
A. G. Silva-Filho, F. R. Cordeiro, R. E. Sant ' Anna and M. E. Lima. "Heuristic for Two-Level Cache Hierarchy Exploration Considering Energy Consumption and Performance", PATMOS, pp. 75-83, 2006.
Ross A., Vahid F., Dutt N. "Fast Configurable-Cache Tuning with a Unified Second-Level Cache." IEEEIACM lnternational Symposium on Low Power Electronics and Design, pp.323-326. Agosto 2005.
Publicado
29/10/2008
Como Citar
SILVA FILHO, Abel Guilhermino; LIMA, Sidney Marlon Lopes de.
Mecanismo de Otimização de Consumo de Energia e Desempenho baseado na Variação de Parâmetro da Memória Cache e do Processador NIOSII. In: SIMPÓSIO EM SISTEMAS COMPUTACIONAIS DE ALTO DESEMPENHO (SSCAD), 9. , 2008, Campo Grande.
Anais [...].
Porto Alegre: Sociedade Brasileira de Computação,
2008
.
p. 193-200.
DOI: https://doi.org/10.5753/wscad.2008.17684.
