Redução de Falhas através da Reordenação do Código

• Petterson Luís de L. S. Vieira UFRJ
• Edil S. T. Fernandes UFRJ

DOI: https://doi.org/10.5753/wscad.2002.20759

Resumo

A diferença de velocidade entre a CPU e o sistema de memória tem aumentado continuamente nos últimos anos provocando considerável queda no desempenho dos processadores. Uma alternativa para reduzir essa queda consiste em organizar as instruções do código binário de modo que as falhas na "cache" de instruções sejam também reduzidas. Este artigo descreve a condução de experimentos para determinar, independentemente da entrada de dados, quais foram as instruções que sempre foram executadas e quais as que permanceram intocadas durante a integral execução dos programas inteiros do conjunto SPEC95. Os resultados produzidos por nossos experimentos são valiosos pois eles permitem posicionar inicialmente as instruções de um programa que será executado segundo um esquema que realiza o posicionamento de suas instruções dinamicamente. Dessa forma, a taxa de falhas na "cache" de instruções será reduzida e conseqüentemente, o desempenho do processador será aumentado.

Referências

Doug Burger and Todd M. Austin, "The Simplecalar Tool Set, Yersion 2.0", Technical Report #1342, Computer Sciences Department, University of Wisconsin-Madison, June 1997, pp.1 - 21.

Edil S. T. Fernandes e Gabriel P. Silva, "BBM - Um Processador de Blocos Básicos", Proceedings of the WSCAD'00 - 1st Workshop on High Performance Computing Systems, S. Pedro, SP, Brazil, October 2000, pp. 3-8.

Edil S. T. Fernandes and Valmir C. Barbosa, "Monitoring the Structure and Behavior of Programs," Proceedings ofthe 4th International Conference on Massively Parallel Computing Systems, MPCS'02, lschia, ltaly, ISBN: 0-9669530-0-2, Published by the National Technological University Press, 10-12/ April/2002, 6 pag.

Karl Pettis and Robert C. Hansen, "Profile Guided Code Positioning," Proceedings of the Conference on Programming Language Design and Implementation, White Plains, NY, June 1990, pp. 16-27.

Alex Ramirez, Luiz A. Barroso, Kourosh Gharachorloo, Robert Cohn, Josep Larriba-Pey, P. Geoffrey Lowney, and Mateo Yalero, "Code Layout Optimizations for Transaction Processing Workloads," Proceedings ofthe 28th Annual International Symposium on Computer Architecture, June 2001, pp. 155 - 164.

André Seznec, "Hiding Thousand Cycles Memory Latency Through L2 Prefetching," in http://www.irisa.fr/theses2001/caps6.htm

Maurice V. Wilkes, "The Memory Gap," Keynote address of the Workshop in the Memory Wall Problem, June 2000, in [link]