Arquitetura Adaptável para Execução de Redes Neurais Artificiais em Dispositivos FPGA

• Welbert Castro Universidade Federal do Pampa
• Milton Heinen Universidade Federal do Pampa
• Bruno Neves Universidade Federal do Pampa

DOI: https://doi.org/10.5753/wscad_estendido.2019.8696

Resumo

Dentro do campo de Inteligências Artificiais, as Redes Neurais Artificiais (RNA) recebem destaque pela capacidade de aprender através de processos de treinamento e sua pluralidade de aplicações, que vão desde a classificação de padrões até o cálculo de funções. A implementação de algoritmos em hardware permite a paralelização de etapas e, então, a aceleração de processamento. Este trabalho propõe uma arquitetura de hardware de propósito geral para a execução de RNA em dispositivos FPGA. Implementada através da linguagem VHDL, a arquitetura proposta processa uma camada em média a cada 3 ciclos de clock. Simulada no dispositivo EP3C25F324C6, foi atingida a frequência de clock de 106.53 MHz e necessários 65.5 Kb de memória.

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