PBIW: Uma Codificação de Instruções Alternativa para Arquiteturas de Alto Desempenho

  • Rafael Fernandes Batistella UNICAMP
  • Ricardo Ribeiro dos Santos UNICAMP
  • Rodolfo Jardim de Azevedo UNICAMP

Resumo


Este artigo apresenta a técnica de codificação PBIW. Essa técnica é baseada na fatoração de grupos de operações escalonadas em instruções codificadas e padrões. Uma instrução codificada não contém dados redundantes e é armazenada em uma cache de instruções. Os padrões são armazenados em uma cache de padrões. Foi realizado um estudo de caso desta técnica sobre esquemas de codificação de instruções denominados 2D-VLIW e EPIC em uma arquitetura de alto desempenho chamada 2D-VLIW. A técnica PBIW foi avaliada com os benchmarks MediaBench, SPECint e SPECfp. Os resultados revelam que a técnica PBIW produz programas até 81% menores que 2D-VLIW e até 46% menores que EPIC, além de programas até 96% mais rápidos que 2D-VLIW e até 69% mais rápidos que EPIC.

Referências

G. Araujo, P. Centoducatte, M. Cortes, and R. Pannain. Code Compression Based on Operand Factorization. In Procs. of the 31st IEEE MICRO, pages 194–201. IEEE Computer Press, 1998.

R. Batistella. PBIW: Um Esquema de Codificação Baseado em Padrões de Instrução. Master’s thesis, Unicamp, Brazil, Fevereiro 2008.

E. Billo, R. Azevedo, G. Araujo, P. Centoducatte, and E. W. Netto. Design of a Decompressor Engine on a SPARC Processor. In Procs. of the 18th SBCCI, pages 110–114, Florianópolis, SC, Brazil, 2005.

L. N. Chakrapani, J. Gyllenhaal, W. Mei, W. Hwu, S. A. Mahlke, K. V. Palem, and R. M. Rabbah. Trimaran - An Infrastructure for Research in Instruction-Level Parallelism. LNCS, 3602:32–41, 2004.

D. Citron and D. G. Feitelson. Revisiting Instruction Level Reuse. In Procs. of the WDDD, pages 62–70, May 2002.

J. Edler and M. D. Hill. Dinero IV Trace-Driven Uniprocessor Cache Simulator. [online], 1995. http://www.cs.wisc.edu/~markhill/DineroIV/.

J. C. Gyllenhaal, W. W. Hwu, and B. R. Rau. HMDES Version 2.0 Specification. Technical Report IMPACT- 96-3, Center for Reliable and High-Performance Computing - University of Illinois at Urbana-Champaign, Urbana-Champaign-Illinois, 1996.

S. A. McKee. Reflections on the Memory Wall. In Procs. of the 1st ACM Computing Frontiers, pages 162–167. ACM, April 2004.

S. K. Menon and P. Shankar. Space/Time Tradeoffs in Code Compression for the TMS320C62x Processor. Technical Report IISc-CSA-TR-2004-4, Indian Institute of Science, India, 2004.

S.-J. Nam, I.-C. Park, and C.-H. Kyung. Improving Dictionary-Based Code Compression in VLIW Architectures. IEICE Transactions on Fundamentals, E82-A(11):2318–2324, November 1999.

M. Ros and P. Sutton. Code Compression Based on Operand-Factorization for VLIW Processors. In Procs. of the CASES, pages 559–569. ACM Press, September 2004.

R. Santos, R. Azevedo, and G. Araujo. 2D-VLIW: An Architecture Based on the Geometry of the Computation. In IEEE ASAP, Steamboat Springs - Colorado, 2006. IEEE Computer Society.

P. G. Sassone and D. S. Wills. Dynamic Strands: Collapsing Speculative Dependence Chains for Reducing Pipeline Communication. In Procs. of the 37th IEEE/ACM MICRO, pages 7–17, Washington, DC, USA, 2004. IEEE Computer Society.

M. S. Schlansker and B. R. Rau. EPIC: Explicitly Parallel Instruction Computing. IEEE Computer, 33(2):37–45, February 2000.
Publicado
29/10/2008
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BATISTELLA, Rafael Fernandes; SANTOS, Ricardo Ribeiro dos; AZEVEDO, Rodolfo Jardim de. PBIW: Uma Codificação de Instruções Alternativa para Arquiteturas de Alto Desempenho. In: SIMPÓSIO EM SISTEMAS COMPUTACIONAIS DE ALTO DESEMPENHO (SSCAD), 9. , 2008, Campo Grande. Anais [...]. Porto Alegre: Sociedade Brasileira de Computação, 2008 . p. 151-158. DOI: https://doi.org/10.5753/wscad.2008.17679.