Impacto das Variações dos Parâmetros Arquiteturais num Multiprocessador com 2-Níveis de Hierarquia de Bus/Cache
Resumo
Este artigo apresenta o impacto das variações de alguns parâmetros arquiteturais no desempenho de um sistema multiprocessador baseado na hierarquia de 2-níveis de cache/bus. Tais parâmetros são: o tamanho de bloco de cache, o tamanho do cache, a largura de banda e a latência da rede de interconexão (estes dois últimos com o fim de determinar o impacto dos acessos remotos). Os resultados são obtidos com simulações comandadas por execução usando o Mint e alguns dos programas aplicativos do conjunto Splash e considerando como medidas de desempenho o TDF (Taxa De Falhas) e o CMPR (Custo Médio Por Referência), que permitem obter faixas de valores que otimizam o desempenho do sistema.
Referências
ANDERSON, C.; BAER, J.L. A Multi-Level Hierarquical Cache Coherence Protocol for Multiprocessors. Technical Report, University of Washintong, 1992
BIANCHINI, R.; LeBLANC T. A Preliminary Evaluation of Cache-Miss Initiated Prefetching Techniques in Scalable Multiprocesors. Technical Report No. 515, University of Rochester, p. 25, May, 1994.
DUBNICKY, C. The Effects of Biock Size on the Performance of Coherent Caches in Shared-Memory Multiprocessors. PhD. Thesis, DCS, University of Rochester, New York, 1993.
MORENO, O. E.D. Protocolo Snoopy Adaptativo para Sistemas Multiprocessadores Baseados em Hierarquia de Barramentos. VI SBAC-PAD, Simpósio Brasileiro de Arquitetura de Computadores - Processamento de Alto Desempenho, Caxambú M.G., p. 173-184, Ago 1994.
MORENO, O. E.D. Efeito da Coerência de Cache e da Pré-Busca num Sistema Multiprocessador de Memória Compartilhada. Dissertação de Mestrado, Laboratório de Sistemas Integráveis da Escola Politénica da Universidade de São Paulo USP, Nov, 1994.
PAPAMARCOS, M.; PATEL, J. A Low Overbead Coherence Solution for Multiprocessors with Private Cache Memories. In: Ann. Int. Symp. on Computer Architecture, IEEE, 11th. Proceedings. p. 348-54, 1984.
PRYZBYLSKI, S. The Performance Impact of Block Sizes and Fetch Strategies. In: Ann. Int. Symp. on Computer Architecture, IEEE, 17th. Proceedings, p. 160-69, 1990
SINGH, J.P.;WEBER, W.D.; GUPTA, A. Splash: Stanford Parallel Applications for Shared Memory. Technical Report CSL-TR-91-469, Stanford University, Apr. 1991.
VEENSTRA, J.E; FOWLER, R.J. MINT Tutorial and User Manual. Technical Report 452, University of Rochester, Computer Science Department, New York, p. 52, June 1993.
VERNON, M.K.; LAZOWSKA, E.D. An Accurate and Efficient Performance Analysis Technique for Multiprocessor Snooping Cache Consistency Protocols. In: Ann. Int. Symp. on Computer Architecture, IEEE, 18th. Proceedings, p. 308-15, 1988.
WILSON, A.W. Hierarchical cache/Bus Architecture for Shared Memory Multiprocessors. In: Ann. Int. Symp. on Computer Architecture, IEEE, 14th. Proceedings, p. 244-52, 1987.
BIANCHINI, R.; LeBLANC T. A Preliminary Evaluation of Cache-Miss Initiated Prefetching Techniques in Scalable Multiprocesors. Technical Report No. 515, University of Rochester, p. 25, May, 1994.
DUBNICKY, C. The Effects of Biock Size on the Performance of Coherent Caches in Shared-Memory Multiprocessors. PhD. Thesis, DCS, University of Rochester, New York, 1993.
MORENO, O. E.D. Protocolo Snoopy Adaptativo para Sistemas Multiprocessadores Baseados em Hierarquia de Barramentos. VI SBAC-PAD, Simpósio Brasileiro de Arquitetura de Computadores - Processamento de Alto Desempenho, Caxambú M.G., p. 173-184, Ago 1994.
MORENO, O. E.D. Efeito da Coerência de Cache e da Pré-Busca num Sistema Multiprocessador de Memória Compartilhada. Dissertação de Mestrado, Laboratório de Sistemas Integráveis da Escola Politénica da Universidade de São Paulo USP, Nov, 1994.
PAPAMARCOS, M.; PATEL, J. A Low Overbead Coherence Solution for Multiprocessors with Private Cache Memories. In: Ann. Int. Symp. on Computer Architecture, IEEE, 11th. Proceedings. p. 348-54, 1984.
PRYZBYLSKI, S. The Performance Impact of Block Sizes and Fetch Strategies. In: Ann. Int. Symp. on Computer Architecture, IEEE, 17th. Proceedings, p. 160-69, 1990
SINGH, J.P.;WEBER, W.D.; GUPTA, A. Splash: Stanford Parallel Applications for Shared Memory. Technical Report CSL-TR-91-469, Stanford University, Apr. 1991.
VEENSTRA, J.E; FOWLER, R.J. MINT Tutorial and User Manual. Technical Report 452, University of Rochester, Computer Science Department, New York, p. 52, June 1993.
VERNON, M.K.; LAZOWSKA, E.D. An Accurate and Efficient Performance Analysis Technique for Multiprocessor Snooping Cache Consistency Protocols. In: Ann. Int. Symp. on Computer Architecture, IEEE, 18th. Proceedings, p. 308-15, 1988.
WILSON, A.W. Hierarchical cache/Bus Architecture for Shared Memory Multiprocessors. In: Ann. Int. Symp. on Computer Architecture, IEEE, 14th. Proceedings, p. 244-52, 1987.
Publicado
29/07/1995
Como Citar
ORDOÑEZ, Edward D. M.; DELGADO, Martha X. T.; MARINO, Mario D.; KOFUJI, Sergio Takeo.
Impacto das Variações dos Parâmetros Arquiteturais num Multiprocessador com 2-Níveis de Hierarquia de Bus/Cache. In: INTERNATIONAL SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING (SBAC-PAD), 7. , 1995, Canela.
Anais [...].
Porto Alegre: Sociedade Brasileira de Computação,
1995
.
p. 121-135.
DOI: https://doi.org/10.5753/sbac-pad.1995.19858.
