Técnicas para Avaliação do Desempenho de Arquiteturas Super Escalares
Resumo
Durante o projeto de um processador é necessário realizar inúmeras simulações para determinar as melhores opções que serão incorporadas na sua arquitetura. Trace-driven simulation é uma das técnicas mais utilizadas. O trace obtido é processado pelo simulador do modelo de arquitetura em teste e a partir daí são extraídas estatísticas de desempenho do modelo. Para cada modificação na arquitetura investigada, precisamos simular novamente o mesmo conjunto de programas de teste. Neste artigo é apresentado um método alternativo de avaliação que usa diversas amostras, igualmente espaçadas ao longo da execução do programa, para formar um trace reduzido, porém representativo, da execução completa de cada programa de teste. Este trace amostrado é utilizado como entrada pelo simulador de uma arquitetura super escalar, permitindo que as modificações sejam avaliadas em um tempo muito mais reduzido. Experimentos com programas de teste mostraram que com apenas 1% das instruções é possível reproduzir o comportamento da arquitetura super escalar com o trace completo.
Referências
Intel, "i860 XR 64-bit Microprocessor", Intel Corp., June 1991, 78pp.
Souza., Alberto F. "Avaliando Parâmetros de uma Arquitetura VLIW", Tese de Mestrado, COPPE/Sistemas, Abril de 1993.
Hao, Hsing T. "Efeito da Predição de Desvios e da Interrupção Precisa no Desempenho de Processadores Super Escalares", COPPE/UFRJ, Julho 1993.
Kessler, R.E.; Hill, M.D. ; Wood, D.A. "A Comparision of Trace Sampling Techniques for Multi-Megabytes Caches", Technical Report 1048, University of Wisconsin, Computer Sciences Department, September 1991.
Laha, S; Patel, J.K., IYER, R.K. "Accurate Low_Cost Methods for Performance Evaluation of Cache Memory Systems", IEEE Transactions on Computers, Vol 37, No 11, pp. 1325-1336, Nov. 1988.
Lauterbach,G. "Accelerating Architectural Simulation by Parallel Execution of Trace Samples", Sun Microsystems, SMLI TR-93-2, December 1993.
Lee, J.K.F.; Smith, A.J. "Branch Prediction Strategies and Branch Target Buffer Design", IEEE Computer, January 1984.
Liu, L and peir, J-K. "Cache Sampling by Sets" IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol.1, No. 2, pp 98-105, June 1993.
Martonosi, M; Gupta, A; Anderson, T. "Effectiveness of Trace Sampling for Performance Debugging Tools", In Proc ACM SIGMETRICS Conference on Measurement and Modeling of Computer Systems, June 1993.
Pleszkun, A. R. "Techniques for Compressing Program Address Traces" Proc. of the 24 th Annual Internationa Symposium on Microarchitecture, San Jose, CA, pp. 32-39, 1994
Shipnes, J. and Phillip, M. "The PowerPC Performance Modeling" Communications of the ACM, Vol. 37, No 6, pp 47-63, June 1994.
Tomasulo, R.M. "An Efficient Algorithm for Exploiting Multiple Arithmetics Units", IBM Journal, January 1967.
