Um Mecanismo Integrado de Controle de Coerência e Concorrência
Resumo
Em ambientes multicache, cada processador tem a ele associado uma memória cache privada, utilizada no armazenamento de dados provenientes da memória global. A introdução de memórias cache privadas leva à necessidade do gerenciamento do acesso a dados compartilhados, que deve ser realizado por dois tipos de mecanismos de controle de acesso: mecanismo de controle de coerência e mecanismo de controle de concorrência. Na maioria dos multiprocessadores, o controle da coerência dos dados é feito por mecanismos baseados em hardware, enquanto o controle de concorrência é geralmente deixado a cargo do programador ou do compilador. Motivados pelo fato de que um melhor desempenho poderia ser obtido caso estes dois mecanismos fossem executados de forma integrada, estamos propondo neste artigo um ambiente multicache com controle integrado de coerência e concorrência.
Referências
Bernstein, P., Goodman, N., Concurrency Control in Database Systems', ACM Computing Surveys, Vol. 13, No. 2, June 81, pp 185-221
Cheong, H., Veidenbaum, A. V.,'A Cache Coherence Scheme With Fast Selective Invalidation', Proc. of the 15th Int. Symp. on Computer Architecture, June 88, pp 299-307
Brantley, W. C. at al, 'RP3 Processor-Memory Element',IEEE Int. Conf. on Parallel Processing, August 20-23,1985,pp 185-221
Dongarra, J. J., Duff, I. S.,'Advanced Architecture Computers' ,Technical Report CS-89-90,University of Tenneessee,Nov. 89
Dias, D. M. at al,'Integrated Concurrency-Coherence Controls for Multisystem Data Sharing', IEEE Trans. on Software Engineering,Vol. 15,No. 4,April 89,pp 437-447
Dinning, A.,'A Survey of Synchronization Methods for Parallel Computers', Computer, Vol 22, No. 7, Jul. 89, pp 66-77
Feitosa, R. Q.,'O Problema de Coerência de Memórias Cache Privadas em Grandes Multiprocessadores para Aplicações Numéricas: Uma Nova Solução', Anuais do XVII SEMISH, 1990
Goodman, J. R., Using Cache Memory to Reduce Processor-Memory Traffic',Proc. of the 10th Int. Symp. on Computer Architecture, IEEE,New York, 1983,pp 124-131
Graunke, G., Thakkar, S., Synchronization Algorithms for Shared-Memory Multiprocessors , IEEE Computer, June 90, pp 60-69
Hill, M. D.,'A Case for Direct-Mapped Caches', IEEE Computer, Dec. 88, pp 25-40
Papamarcos, M. S., Patel, J. J.,'A Low-Overhead Solution for Multiprocessors With Private Ccahe Memories',Proc. of the 11th Int. Symp. on Computer Architecture, IEEE,New York,pp 332-339
Pfister, G. at al,'The IBM Research Parallel Prototype(RP3): Introduction and Architecture',IEEE Int. Conf. on Parallel Processing, August 20-23,1985,pp 764-771
Smith, A. J.,'Cache Memories',Computing Surveys,Vol. 14,No. 3,Sept. 82,pp 473-530
Stenstrom,' A Cache Consistency Protocol for Multiprocessors with Multistages Networks', ACM Computer Architecture News, Vol. 17, No. 3, June 89, pp 407-415
Stenstrom, 'Survey of Cache Coherence Schemes for Multiprocessors', IEEE Computer, June 90, pp 12-24