Análise de Desempenho e Implementação de Arquiteturas Paralelas

  • Luciano da Fontoura Costa USP
  • Gonzalo Travieso USP
  • Jan Frans Willem Slaets USP
DOI: https://doi.org/10.5753/sbac-pad.1987.23581

Resumo


Este trabalho analisa três formas de implementação em "hardware" para o processamento de uma mesma operação indivisível sobre diversos valores considerando-se a eficiência na utilização das memórias, que é um indicativo da velocidade total de processamento. Entre as arquiteturas analisadas, uma consiste de um único processador, outra é o processador de "array" propriamente dito (veja, por exemplo, pg. 120 da referência [1]), e uma outra mostra-se a melhor das arquiteturas aqui analisadas quando algumas condições forem obedecidas.

Referências

YOVITS, C. M. "Advances in Computers" volume 20. Academic Press (1981).

Special Issue on Performance of Multiple Processor Systems. IEEE Transactions on Computers, vol. C-32, nro. 1, janeiro de 1983.

Special Issue on Parallel Processing. IEEE transactions on Computers, vol C-34, nro. 10, outubro de 1985
Publicado
13/05/1987
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COSTA, Luciano da Fontoura; TRAVIESO, Gonzalo; SLAETS, Jan Frans Willem. Análise de Desempenho e Implementação de Arquiteturas Paralelas. In: INTERNATIONAL SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING (SBAC-PAD), 1. , 1987, Gramado/RS. Anais [...]. Porto Alegre: Sociedade Brasileira de Computação, 1987 . p. 269-281. DOI: https://doi.org/10.5753/sbac-pad.1987.23581.