Eficiência em Processamento Pipelined-Paralelo

  • Luciano da Fontoura Costa USP
  • Jan Frans Willem Slaets USP
DOI: https://doi.org/10.5753/sbac-pad.1987.23584

Resumo


Este artigo apresenta um estudo para a síntese de processadores pipelined-paralelos dedicados a algoritmos de fluxo invariável com eficiência máxima. Incluimos uma aplicação para o projeto de um módulo "butterfly" para FFT (Fast Fourier Transform) com elementos de processamento com taxas de execução diferentes.

Referências

SIOMALAS, K. O. & BOWEN, R. "Synthesis of Efficient Pipelined Architecture for Implementing DSP Operations", IEEE Transactions in Acoustics, Speech, and Signal Processing, vol. ASSP 33, número 6, dezembro de 1885.
Publicado
13/05/1987
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COSTA, Luciano da Fontoura; SLAETS, Jan Frans Willem. Eficiência em Processamento Pipelined-Paralelo. In: INTERNATIONAL SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING (SBAC-PAD), 1. , 1987, Gramado/RS. Anais [...]. Porto Alegre: Sociedade Brasileira de Computação, 1987 . p. 295-302. DOI: https://doi.org/10.5753/sbac-pad.1987.23584.