Uma Arquitetura de Overlay para Depuração de Circuitos Digitais em Sistemas Heterogêneos CPU-FPGA

  • Danilo D. Almeida UFV
  • Lucas Bragança da Silva UFV
  • Ricardo Ferreira UFV
  • José Augusto Miranda Nacif UFV

Resumo

Dentre os vários desafios da computação, podemos destacar nos últimos anos a demanda por circuitos integrados com mais desempenho e também eficientes em termos energéticos. O aumento da complexidade dos circuitos integrados implica diretamente na sua complexidade da verificação. Uma técnica de projeto é prototipar os circuitos em FPGAs. Este trabalho apresenta uma nova arquitetura para depuração de circuitos digitais utilizando uma plataforma heterogênea da Intel/Altera de alto desempenho com CPU-FPGA em combinação com uma camada de software denominada OPAE (Open Programmable Acceleration Engine) da Intel que simplifica a integração de aceleradores em FPGA. Este trabalho simplifica ainda mais a interface OPAE, permitindo que o projetista configure a plataforma para detecção de falhas e coleta de dados em tempo real de execução através da memória compartilhada e seu barramento de comunicação de alta velocidade.

Publicado
2018-11-06
Como Citar
ALMEIDA, Danilo D. et al. Uma Arquitetura de Overlay para Depuração de Circuitos Digitais em Sistemas Heterogêneos CPU-FPGA. Anais Estendidos do Simpósio Brasileiro de Engenharia de Sistemas Computacionais (SBESC), [S.l.], nov. 2018. ISSN 2763-9002. Disponível em: <https://sol.sbc.org.br/index.php/sbesc_estendido/article/view/11005>. Acesso em: 18 maio 2024.