Redução de Consumo pela Otimização de Componentes
Resumo
A evolução dos sistemas computacionais, que permite a integração de sistemas com centenas de milhões de componentes, tem demandado mais e mais a redução do consumo de potência. Este artigo é uma contribuição ao estabelecimento de uma agenda de pesquisa dos Grandes Desafios que está relacionado aos desafios fundamentais no campo da nano e microeletrônica que irão definitivamente impactar a Computação. Este trabalho trata de alguns desafios para a evolução da tecnologia de hardware e desafios para os próximos 20 anos, para lidar com o objetivo de ter uma Computação mais Verde. Os Grandes Desafios sob o ponto de vista da Ciência da Computação estão associados a um cenário mais realista do que o cenário apresentado no primeiro texto dos Grandes Desafios da SBC na Pesquisa em Ciência da Computação. CMOS será ainda a principal tecnologia de TI ao menos por mais 20 anos. Neste artigo são tratadas questões relevantes à dissipação de consumo em sistemas computacionais e são apresentadas diversas questões relacionadas à redução de consumo pela otimização de sistemas em todos os níveis de abstração. A otimização de sistemas em todos os níveis de administração deve considerar que ao mesmo tempo em que é necessário uma redução no número de transições em um sistema, é cada vez mais importante uma redução no número de componentes (transistores). O número de componentes é responsável pelo crescente consumo estático em tecnologias nano CMOS, devido à corrente de fuga presente nos novos dispositivos usando transistores com nano dimensões.
Referências
BAMPI, S., SUSIN, A., REIS, R., Systems Architectural Challenges for Transitional and Compatible to CMOS Technologies in Giga-Scale Hardware Integration, 378 SEMISH 2009, Anais do 36º Seminário Integrado de Software e Hardware, Bento Gonçalves, 21 a 22 de Julho de 2009, p. 281-292, ISSN: 2175-2761.
ITRS (2009), International Roadmap Committee. “The International Technology Roadmap for Semiconductors - 2009”. In [link]. Último acesso 26 de março de 2010.
REIS, R. e Cols., Concepção de Circuitos Integrados, 2ª Edição. Série Livros Didáticos do Instituto de Informática, Editora Bookmann, Porto Alegre, 2009, 258 páginas. ISBN 9788577803477
DETJENS, E. et al. Technology Mapping in MIS, IEEE ICCAD, proceedings, pp. 116-119, 1987.
LAZZARI, C., SANTOS, C., REIS, R., A New Transistor-Level Layout Generation Strategy for Static CMOS Circuits, 13th IEEE International Conference on Electronics, Circuits and Systems – ICECS2006, Nice, France, December 10 - 13, 2006, p. 660-663, ISBN: 1-4244-0395-2.
ZIESEMER, A.; LAZZARI, C., REIS, R., Transistor Level Automatic Layout Generator for non-Complementary CMOS Cells, In: IFIP/CEDA VLSI-SoC2007, International Conference on Very Large Scale Integration, Atlanta, USA, October 15-17, 2007. pp. 116-121, ISBN: 978-1-4244-1710-0.
REIS, R., Physical Design Automation at Transistor Level, IEEE NORCHIP 2008, Tallin, Estonia, November 17-18, 2008 (INVITED TALK), 5 p., ISBN 978-1-4244-2493-1 379
