PBIW-SPARC: Uma Estratégia para Codificação de Instruções em Programas SPARC
Resumo
Esse trabalho apresenta o projeto e desenvolvimento da técnica de codificação de instruções PBIW sobre o conjunto de instruções SPARCv8. A técnica de codificação PBIW foi desenvolvida sobre uma infraestrutura de codificação de instruções em software que mapeia o código gerado pela saída de um compilador no esquema de codificação PBIW projetado para um processador alvo. A adoção da técnica PBIW para codificar programas SPARCv8 é denominada PBIWSPARC. Instruções PBIW-SPARC possuem tamanho de 16 bits e os padrões codificados possuem tamanho de 24 bits. Experimentos estáticos e dinâmicos foram realizados de forma a caracterizar todos os efeitos da codificação PBIW-SPARC no código gerado e no processador alvo. Os resultados encontrados mostram que a codificação PBIW alcança ganhos na razão de compressão e desempenho: até 38% na redução do tamanho do programa e 1,75 de speedup em comparação aos programas SPARCv8.
Referências
R. Santos, R. Batistella, and R. Azevedo, “A Pattern Based Instruction Encoding Technique For High Performance Architectures,” IJHPSA, vol. 2, no. 2, pp. 71–80, 2009.
G. Araujo, P. Centoducatte, M. Cortes, and R. Pannain, “Code Compression Based on Operand Factorization,” in Proceedings of the 31st Annual ACM/IEEE MICRO. IEEE Computer Society, 1998, pp. 194–201.
I. SPARC International, “The SPARC Architecture Manual,” SPARC International, Inc., Tech. Rep., 1992.
L. L. Ecco, B. C. Lopes, E. C. Xavier, R. Pannain, P. Centoducatte, and R. J. de Azevedo, “SPARC16: A New Compression Approach for the SPARC Architecture,” in Proceedings of the 21st SBAC-PAD. Washington, DC, USA: IEEE Computer Society, 2009, pp. 169–176.
L. Goundge and S. Segars, “Thumb: Reducing the Cost of 32-bit RISC Performance in Portable and Consumer Applications,” Proceedings of Computer Society Conference, 1996.
A. Holdings, “ARM1156T2-S Technical Reference Manual,” http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0338g/index.html, Tech. Rep., 2005-2007, pp. 35-36.
K. D. Kissell, “Mips16: High-density MIPS for the Embedded Market.” Real Time Systems, 1997.
R. Marks, F. Araújo, R. Santos, F. Yonehara, and R. Santos, “Design and Implementation of the PBIW Instruction Decoder in a Softcore Embedded Processor,” in 13th WSCAD-SSC. IEEE, 2012, pp. 110–117.
R. A. MARKS, “Infraestrutura para Codificação de Instrucões Baseada em Fatoracão de Padrões,” Master’s thesis, UFMS, Brazil, Novembro 2012.
M. Len and I. Vaitsman, “VLIW: Old Architecture of the New Generation,” Mar. 2011, http://ixbtlabs.com/articles2/vliw/.
J. A. Fisher, P. Faraboschi, and C. Young, Embedded Computing: A VLIW Approach to Architecture, Compilers and Tools. Elsevier, 2005. [Online]. Available: http://www.vliw.org/
SPARC International, Inc., http://www.sparc.org, Fevereiro 2012.
Glaiser, “LEON 3 Processor,” http://www.gaisler.com/cms/index.php?option=com\content\&task=view\&id=13n&Itemid=53, Mar. 2011.
T. M. A. T. M. Matthew R. Guthaus; Jeffrey S. Ringenberg; Dan Ernst, “MiBench Version 1.0,” [online], 2001, http://www.eecs.umich.edu/mibench/.
C. Lee, M. Potkonjak, and W. Mangione-Smith, “MediaBench Consortium,” [online], 1997, http://euler.slu.edu/~fritts/mediabench/.
L. Computers Systems Laboratory IC UNICAMP, “ArchC - Architechture Description Language,” [online], http://archc.sourceforge.net/.
J. Edler and M. D. Hill, “Dinero IV Trace-Driven Uniprocessor Cache Simulator,” [online], 1995, http://www.cs.wisc.edu/~markhill/DineroIV/.