Arquitetura Paralela Reconfigurável em FPGA para Implementação de Operadores Elementares da Aritmética Intervalar
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https://doi.org/10.5753/wscad.2013.16785
Resumen
Diversas áreas do conhecimento necessitam de meios para tornar os sistemas de computação mais eficientes em termos de diminuição de tempo de resposta. De modo particular, os programas que empregam rotinas baseadas em aritmética intervalar carecem de redução do tempo no processamento dos cálculos, pois as operações matemáticas nestes algoritmos levam em conta os limites dos custo intervalos de computacional. Diferentes aplicações deixam de usar algoritmos intervalares porque o compromisso do sistema com o tempo de execução é fator determinante ao problema. Desta forma, para favorecer o desempenho de aplicações que utilizam a aritmética intervalar, este trabalho apresenta a utilização de um dispositivo eletrônico com arquitetura reconfigurável para paralelizar o cômputo de operações aritméticas elementares. Foram analisados o uso do paralelismo em conjunto com a computação reconfigurável, com o objetivo de acelerar algoritmos da aritmética intervalar. Os diferentes ganhos de desempenho e os respectivos consumos de recursos produzidos pela de flexibilidade reconfiguração da arquitetura proposta comprovam que o uso de um Field Programmable Gate Array seria uma possível solução, visto que o mesmo associa a flexibilidade do software com o desempenho hardware.
Citas
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Publicado
2013-10-23
Cómo citar
ANSELMO, D. N.; MARTINS, C. A. P. S.; SOARES, G. L..
Arquitetura Paralela Reconfigurável em FPGA para Implementação de Operadores Elementares da Aritmética Intervalar.
Anais do Simpósio em Sistemas Computacionais de Alto Desempenho (SSCAD), [S.l.], p. 152-159, oct. 2013.
ISSN 0000-0000.
Disponible en: <https://sol.sbc.org.br/index.php/sscad/article/view/16785>. Fecha de acceso: 17 mayo 2024
doi: https://doi.org/10.5753/wscad.2013.16785.
Sección
Artigos Completos
