Um Canal de Comunicação Inter-FPGA com Módulo de Detecção de Erro

  • Lucas Melo UFPE
  • Silvio Santana UFPE
  • A. G. Silva-Filho UFPE
  • Manoel E. Lima UFPE
  • Victor Medeiros UFRPE
  • Marcelo Marinho UFRPE

Resumo


Atualmente, sistemas envolvendo múltiplos FPGAs são utilizados em diversas aplicações científicas. Tais sistemas requerem um barramento de dados dedicado para comunicação entre FPGAs, o qual pode ser feito por meio de interfaces do tipo LVDS (Sinalização Diferencial de Baixa Tensão). Outro fator importante é que o roteamento que interconecta os pinos LVDS na plataforma deve ser desenvolvido com precisão para evitar instabilidades na comunicação. Infelizmente, muitas plataformas disponíveis no mercado não observam tais restrições, limitando a taxa de transferência no barramento. Este trabalho apresenta um canal de comunicação bi-direcional inter-FPGAs baseado em uma interface DDR voltado para esse tipo de plataforma. Esta abordagem promove uma comunicação estável entre esses dispositivos sem a utilização de pinos LVDS. Um módulo de detecção de erro também foi desenvolvido para garantir a integridade das transferências e corrigir possíveis erros no barramento. O canal foi validado em uma plataforma comercial. Os resultados de síntese e desempenho também são apresentados nesse trabalho.
Palavras-chave: canal de comunicação Inter-FPGAs, comunicação full-duplex, CRC

Referências

Hammami, O.; Li, X.; Larzul, L.; Burgun, L., "Automatic design methodologies for MPSOC and prototyping on multi-FPGA Platforms," SoC Design Conference (ISOCC), 2009 International , vol., no., pp.141,146, 22-24 Nov. 2009. doi: 10.1109/SOCDC.2009.5423895.

Melnikova, O.; Hahanova, I.; Mostovaya, K., "Using multi-FPGA systems for ASIC prototyping," CAD Systems in Microelectronics, 2009. CADSM 2009. 10th International Conference - The Experience of RDesigning and Application of , vol., no., pp.237,239, 24-28 Feb. 2009.

LVDS Owners’s Manual. Texas Instruments. Disponível em: www.ti.com/lit/ml/snla187/snla187.pdf. Acessado: Julho 2013.

Xilinx Inc. Disponível em : http://www.xilinx.com. Acessado: Julho 2013.

Altera Corporation. Disponível em : http://www.altera.com. Acessado: Julho 2013.

Godbole, P.; Batth, A.; Ramaswamy, N., "High speed multi-lane LVDS inter-FPGA communication link," Computational Intelligence and Computing Research (ICCIC), 2010 IEEE International Conference on , vol., no., pp.1,4, 28-29 Dec. 2010.

Inagi, M.; Takashima, Y.; Nakamura, Y., "Globally optimal time-multiplexing in inter-FPGA connections for accelerating multi-FPGA systems," Field Programmable Logic and Applications, 2009. FPL 2009. International Conference on , vol., no., pp.212,217, Aug. 31 2009-Sept.

PARAMNet-3, C-DAC. Disponível em: http://www.cdac.in/html/htdg/products.aspx. Acessado: Julho 2013.

Raptor Modules. Disponível em: http://www.ks.cit-ec.uni-bielefeld.de/projects/raptor-family/raptor-modules.html. Acessado: Julho 2013.

Gidel PROCStarIII. Disponível em: http://www.gidel.com/PROCStar%20III.htm. Acessado em: Julho 2013.

Gidel’s ProcWizard. Disponível em: http://www.gidel.com/procwizard.htm. Acessado em Julho 2013.

CRC tool. Disponível em: http://www.easics.be/webtools/crctool. Acesado: Julho 2013

DDR Interface Design Implementation. Lattice Corporation. Disponível em: http://www.latticesemi.com/lit/docs/generalinfo/memory_ddr_interface_wp.pdf. Acessado: Julho 2013.
Publicado
23/10/2013
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MELO, Lucas; SANTANA, Silvio; SILVA-FILHO, A. G.; LIMA, Manoel E.; MEDEIROS, Victor; MARINHO, Marcelo. Um Canal de Comunicação Inter-FPGA com Módulo de Detecção de Erro . In: SIMPÓSIO EM SISTEMAS COMPUTACIONAIS DE ALTO DESEMPENHO (WSCAD), 14. , 2013, Porto de Galinhas - PE. Anais [...]. Porto Alegre: Sociedade Brasileira de Computação, 2013 . p. 44-51. DOI: https://doi.org/10.5753/wscad.2013.16772.