Reuso de Traços com Loads em Arquiteturas Superescalares
Resumo
Mesmo com o crescente esforço para a detecção e tratamento de instruções redundantes, as dependências verdadeiras ainda causam o atraso na execução. Mecanismos que utilizam técnicas de reuso e previsão de valores têm sido constantemente estudados como alternativa para esses problemas. Dentro desse contexto destaca-se a arquitetura RST (Reuse through Speculation on Traces), aliando essas duas técnicas e atingindo um aumento significativo no desempenho de microprocessadores superescalares. A arquitetura RST original, no entanto, não considera instruções de acesso à memória como candidatas ao reuso. Desse modo, esse trabalho tem como principal objetivo analisar o impacto causado pela inclusão de tais instruções no domínio de reuso da arquitetura. São apresentados resultados da composição dos traços e de speedup alcançados pelo mecanismo proposto. Simulações comprevisões perfeitas e diferentes políticas para a formação dos traços são mostradas, a fim de determinar o desempenho alcançado pela arquitetura, bem como validar o mecanismo em si.
Referências
T. M. Austin and D. Burger. Simplescalar tutorial. 200 I.
R. Bodik. R. Gupta, and M. L. Soffa. Load-reuse analysis: Design and evaluation. In Proc. of SIGPLAN Conference on Programming Language Design and Implementation. pages 64-76. New York. ACM. 1999.
A. T. da Costa. Exploiting Dynamically the Reuse of Traces in Processor Architecture Level. Phd thesis. COPPE-UFRJ. 2001.
A. T. da Costa. F. M. G. França. and E. M. C. Filho. The dynamic trace memorization reuse technique. In Proc. of the 9th International Conference on Parallel Architecture and Compiler Techniques. pages 92-99. Philadelphia. Oct. 2000. Los Alamitos. IEEE Computer Society.
R. R. dos Santos. DCE: The Dynamic Conditional Execution in a Multipath Control Independem Architecture. Phd thesis. II-UFRGS. May 2003.
F. Gabbay and A. Mendelson. Speculative execution based on value prediction. Technical Repon EE Dept. #1080. Technion-lsrael Institute of Technology. Israel. 1996.
F. Gabbay and A. Mendelson. Using value prediction to increase the power of speculative execution hardware. ACM Transactions on Computer Systems. 16(3):234-270. 1998.
A. González. J. Tubella. and C. Molina. Trace-level reuse. International Conference on Parallel Processing. pages 30-7. 1999.
J. L. Hennessy and O. A. Patterson. Computer Architecture: A Quantitative Approach. Morgan Kaufmann. San Francisco. 3rd ed. edition. 2003.
J. Huang and O. J. Lilja. Exploring sub-block value reuse for superscalar processors. 2000 International Conference on Parallel Architecture and Compi/er Techniques(PACT), 2000.
Intel. ltanium Processor Microarchitecture Reference. Intel Corporation. 2000.
M. Lipasti. Value Localiry mrd Speculative Execution. Phd thesis. Carnegie Mellon University. Apr. 1997.
M. H. Lipasti. C. B. Wilkerson. and J. P. Shen. Value locality and load value prediction. ACM SIGPLAN Notices. 31(9):138-147. 1996.
M. L. Pilla. RST: Reuse through Speculation on Traces. Phd thesis, 11-UFRGS. June 2004.
M. L. Pilla. P. O. A. Navaux. B. R. Childers. A. T. da Costa. and F. M. G. Franca. Value predictors for reuse through speculation on traces. In Proc. of the 16th Symposium on Computer Architecture and High Performance Computing. pages 4S..55. Foz do Iguaçu. Oct. 2004. IEEE Computer Society.
Y. Sazeides and J. E. Smith. The predictability of datavalues. 30th International Symposium on Microarchitecture. pages 248-258. 1997.
H. Sharangpani and K. Arora. Itanium processor microarchitecture. IEEE Micro. 20(5):24-43. 2000.
A. Sodani and G. S. Sohi. Dynamic instruction reuse. 24th International Symposium on Computer Architecture(ISCA). pages 194-205. 1997.
L. M. F. A. Viana. Memorização dinâmica de traces com reuso de valores de instruções de acesso à memória. Master's thesis. COPPE-UFRJ. Rio de Janeiro. Março 2002.
